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Tendências e Insights de Mercado

Explos?o dos Requisitos de Computa??o de Treinamento em Modelos de Funda??o

As execu??es de treinamento agora excedem 10?? opera??es de ponto flutuante, cem vezes o benchmark de 2020. A OpenAI precisou de 25.000 GPUs NVIDIA A100 para o GPT-4, enquanto o Llama 3.1 de 405 bilh?es de par?metros da Meta consumiu mais de 16.000 H100S.^{[1]Meta AI, "Apresentando o Llama 3.1," ai.meta.com} Esses clusters saturam a largura de banda do HBM3E antes que os tensor cores atinjam a utiliza??o total, for?ando os arquitetos a adotar interposers 2.5D como o CoWoS-L, que fornece largura de banda die a die de 10 TB/s. As GPUs de die duplo também permitem que os fornecedores aproveitem tiles com rendimento parcial, melhorando a economia geral do wafer. ? medida que os pesquisadores vislumbram modelos de 10 trilh?es de par?metros até 2027, a embalagem permanecerá a principal alavanca para atender às demandas de largura de banda e fornecimento de energia.

Ciclos Rápidos de Atualiza??o de Aceleradores de IA em Centros de Dados em Nuvem

Os hiperscalers est?o reduzindo os intervalos de atualiza??o de aceleradores de dois anos para um. A Microsoft lan?ou o Maia 200 no Azure no final de 2025, o Google iniciou os envios em volume do TPU v8 em 2025 e a AWS introduziu o Trainium 2 em 2024. Cada SKU exige embalagem que mistura dies de lógica, memória e E/S analógica em um único espa?o. As variantes de inferência sensíveis à latência favorecem cada vez mais o empilhamento vertical, impulsionando os fornecedores em dire??o à liga??o híbrida. Os prazos de entrega para as linhas CoWoS s?o de 6 a 9 meses, tornando as alian?as de longo prazo com fundi??es decisivas para a aloca??o.

Roteiros de Integra??o Heterogênea das Principais Fundi??es

As fundi??es agora comercializam nós de embalagem ao lado de nós de litografia. A TSMC agrupa CoWoS-S, CoWoS-L e CoWoS-R sob seu guarda-chuva 3DFabric e está elevando sua capacidade para 150.000 wafers por mês até o final de 2026. O Foveros Direct da Intel empurra o pitch de bump para 10 ?m com liga??o híbrida, reduz a espessura do pacote em 30% e diminui a capacit?ncia parasita em 40%. A série I-Cube da Samsung oferece variantes modulares que reduzem a barreira de entrada para designers fabless. Os links UCIe 2.0 padronizados agora permitem que os designers misturem chiplets de múltiplos fornecedores, catalisando uma integra??o heterogênea mais ampla.

Financiamento Governamental para Expans?o da Capacidade de Embalagem Avan?ada

A Lei CHIPS e Ciência dos Estados Unidos reservou 1,6 bilh?o de USD exclusivamente para embalagem e substratos, com Absolics, Applied Materials e a Universidade Estadual do Arizona entre os primeiros beneficiários. O Jap?o comprometeu 920 bilh?es de JPY (6,3 bilh?es de USD) para expandir o site de Kumamoto da TSMC, e a Coreia do Sul lan?ou um pacote de 26 trilh?es de KRW (19,4 bilh?es de USD) para Samsung e SK hynix. Esses subsídios diversificam o risco geográfico e encurtam as cadeias de suprimentos, mas também intensificam as guerras localizadas por talentos.

Desafios de Gest?o de Rendimento Além de Pilhas HBM de 8 Camadas

O HBM3E de 12 camadas da SK hynix traz 36 GB por pacote, mas enfrenta toler?ncias de alinhamento abaixo de 1 ?m e empenamento acima de 50 ?m durante o refluxo, reduzindo os rendimentos para a faixa de 50% baixo.^{[2]SK hynix News, "Primeiro HBM3E de 12 Camadas da Indústria," news.skhynix.com} A Samsung planeja contra-atacar com liga??o híbrida para HBM4 em 2026, mas esse processo aperta as especifica??es de rugosidade superficial para níveis sub-nm e aumenta a sensibilidade a partículas. Os rendimentos do CoWoS-L da TSMC atingem 70%-80% em 8 camadas, mas caem abaixo de 50% em 12 camadas, dobrando o custo por pacote funcional. Até que a entrega de energia pelo lado traseiro e as novas químicas de underfill amadure?am, as pilhas de grande capacidade permanecer?o com desafios de custo.

Prontid?o Limitada da Cadeia de Suprimentos de Micro-Bump Sub-10 ?m

O sistema Endura Copper Barrier Seed da Applied Materials tem como alvo um pitch de 5 ?m, mas é enviado em números limitados com prazos de entrega de 12 meses. A ferramenta de litografia Telios da Tokyo Electron e a plataforma de inspe??o LS-9800 da KLA têm pre?os de oito dígitos e prazos de entrega de nove meses. Poucos OSATs podem financiar as compras, portanto TSMC, Samsung e Intel desfrutam de uma vantagem de 18 meses. As escassez est?o desacelerando as acelera??es de liga??o híbrida e mantendo as taxas diárias do CoWoS elevadas, comprimindo os fornecedores de segundo nível.

*Nossas previs?es tratam os impactos dos impulsionadores e restri??es como direcionais, e n?o aditivos. As previs?es de impacto refletem o crescimento de base, os efeitos de composi??o e as intera??es entre variáveis.

Análise de Segmentos

A embalagem IC 2.5D respondeu por 88% da receita de 2025, auxiliada pelos envios de CoWoS para as GPUs NVIDIA Blackwell. O tamanho do mercado de embalagem IC 2.5D e 3D para solu??es 2.5D é ancorado por interposers de silício multi-reticle que integram tiles lógicos com até oito pilhas HBM. Ainda assim, a embalagem IC 3D tem previs?o de crescer a um CAGR de 32,49%, pois o empilhamento vertical reduz os caminhos de sinal em 90% e desbloqueia a entrega de energia pelo lado traseiro. Os processadores Meteor Lake da Intel mostram ganhos de energia de 20% por meio do Foveros Direct habilitado pelo PowerVia, e o roteiro X-Cube da Samsung rivaliza com esse desempenho. Nos próximos cinco anos, a inferência de IA na borda e os or?amentos térmicos abaixo de 500 W impulsionar?o os designers em dire??o a topologias 3D que minimizam a área e a latência.

Os obstáculos de ado??o permanecem. A montagem 3D requer testes de die bom conhecido em cada camada e alinhamento wafer a wafer mais preciso, desacelerando o throughput em compara??o com a liga??o de interposer 2.5D. O arrasto de rendimento persiste para pilhas com mais de 4 camadas lógicas ativas, mas os fornecedores est?o co-otimizando o design de die, o afinamento de wafer e as etapas de compress?o térmica para aumentar a produtividade da linha. ? medida que esses problemas se resolvem, a participa??o do 3D no mercado geral de embalagem IC 2.5D e 3D está definida para dobrar até 2031, mesmo que os interposers 2.5D mantenham a primazia para GPUs de treinamento com uso intensivo de memória que precisam de grande área lateral.

O CoWoS garantiu 69% de participa??o de mercado em 2025, impulsionado pela NVIDIA, AMD e múltiplos chips personalizados de hiperscalers. A participa??o de mercado de embalagem IC 2.5D e 3D comandada pelo CoWoS reflete as vantagens iniciais da curva de aprendizado e a integra??o de front-end com os nós de 4 nm e 3 nm da TSMC. No entanto, as linhas EMIB e Foveros da Intel est?o registrando um CAGR de 32,89%, auxiliadas pelo Gaudi 3, Ponte Vecchio e clientes externos de fundi??o. O EMIB incorpora uma ponte de silício dentro de um laminado org?nico, reduzindo o custo do pacote em 40% em compara??o com os interposers de área total. O Foveros empilha dies a um pitch de 10 ?m, reduzindo a latência para cargas de trabalho de inferência que valorizam a capacidade de resposta em milissegundos.

O I-Cube da Samsung introduz variantes modulares H-Cube, S-Cube e X-Cube, posicionando a empresa coreana como uma forte alternativa em designs centrados em memória. As ofertas de OSAT, como Amkor SWIFT e ASE FOCoS, visam mercados de IA de borda sensíveis a custos, onde a espessura do pacote e os custos de lista de materiais superam a largura de banda absoluta. Com o tempo, a diversidade de plataformas permitirá que os designers misturem modalidades de interposer, bridge e fan-out, selecionando a arquitetura de menor custo que atenda às necessidades da carga de trabalho.

Os aceleradores de treinamento de IA responderam por 57% da receita de 2025, à medida que os hiperscalers despejaram capex em clusters de modelos de funda??o. Os pacotes CoWoS-L com largura de banda de 10 TB/s s?o agora requisitos básicos para modelos com mais de um trilh?o de par?metros. No entanto, os aceleradores de inferência est?o posicionados para um CAGR de 32,77%, impulsionados pela monetiza??o de servi?os semelhantes ao ChatGPT e pelo surgimento de implanta??es de borda em veículos aut?nomos e IoT industrial. O tamanho do mercado de embalagem IC 2.5D e 3D vinculado à inferência se ampliará à medida que os envelopes de energia diminuírem e as metas de latência se tornarem mais rígidas, dando aos designs de lógica-memória empilhados em 3D uma vantagem.

Os aceleradores de computa??o de alto desempenho (HPC), embora ocupem uma parcela menor do mercado, continuam a servir como plataformas críticas para a inova??o. Produtos como o MI325X da AMD, que apresenta 256 GB de memória HBM3E em um interposer 2.5D, e o Ponte Vecchio da Intel, composto por 47 tiles, exemplificam abordagens híbridas que integram requisitos de design de treinamento, inferência e HPC. Essas tecnologias permitem a poliniza??o cruzada de ideias e avan?os em diferentes aplica??es. Além disso, os insights de áreas como gerenciamento térmico e controle de rendimento s?o compartilhados entre os segmentos, acelerando significativamente os ciclos de aprendizado e desenvolvimento dentro do setor.

Hiperscalers e provedores de nuvem detinham 73% da demanda de 2025, gra?as à integra??o vertical e aos recursos financeiros que garantem aloca??es de CoWoS de longo prazo. O mercado de embalagem IC 2.5D e 3D ainda é limitado pela capacidade; as linhas da TSMC est?o reservadas até 2026, deixando clientes menores em busca de vagas. No entanto, a infraestrutura de IA empresarial tem previs?o de registrar um CAGR de 32,91% porque as regras de soberania de dados e a matemática do custo total de propriedade impulsionam implanta??es de nuvem privada e locais. A Dell e a Hewlett-Packard Enterprise agora agrupam nós MI300 e H100 com resfriamento líquido, facilitando os obstáculos de ado??o para compradores n?o hiperscalers.

Institutos de pesquisa e centros governamentais de HPC contribuem para diversificar o cenário de computa??o de alto desempenho, embora seus ciclos de aquisi??o tendam a ser mais longos do que os de outros setores. Exemplos notáveis incluem o Frontier no Laboratório Nacional de Oak Ridge e o Aurora no Laboratório Nacional de Argonne, ambos utilizando GPUs empacotadas em 2.5D para alcan?ar capacidades de computa??o exascale. Esses sistemas servem como benchmarks críticos para iniciativas de inteligência artificial (IA) apoiadas pelo governo em todo o mundo, demonstrando o potencial das tecnologias avan?adas de HPC para impulsionar a inova??o e apoiar necessidades computacionais em larga escala.

Análise Geográfica

Mercado de Embalagem de CI 2,5D e 3D para Aceleradores de IA na APAC

A ?蝉颈补-笔补肠í蹿颈肠辞 capturou 65% da receita de 2025, impulsionada pela domin?ncia de Taiwan na tecnologia CoWoS e pela lideran?a da Coreia do Sul na produ??o de HBM. A TSMC está investindo entre 52 bilh?es de USD e 56 bilh?es de USD em despesas de capital até 2026, com planos de atingir uma capacidade de produ??o de 150.000 wafers CoWoS por mês. Enquanto isso, a Samsung anunciou um plano recorde de despesas de capital de 73 bilh?es de USD para 2026, com uma parcela significativa alocada para linhas de produ??o de HBM4 com liga??o híbrida. Além disso, o Jap?o concedeu um subsídio de 920 bilh?es de JPY (6,3 bilh?es de USD) para o site da TSMC em Kumamoto, estabelecendo um segundo grande polo na ?sia e reduzindo a dependência de uma única localiza??o geográfica.

Mercado de Embalagem de CI 2,5D e 3D para Aceleradores de IA na América do Norte

A América do Norte está projetada para ser a regi?o de crescimento mais rápido, com uma taxa de crescimento anual composta (CAGR) de 33,09%. Esse crescimento é impulsionado por 1,6 bilh?o de USD em subsídios de embalagem da Lei CHIPS e pelo complexo de fabrica??o da Intel em Ohio, que integra litografia de front-end com tecnologias avan?adas de back-end, como Foveros e EMIB.^{[3]Intel, "Fábricas de Chips de Ponta em Ohio," intel.com} Além disso, o novo centro de pesquisa da Applied Materials em Sunnyvale, Califórnia, e a instala??o de fabrica??o de substratos de vidro da Absolics na Geórgia est?o contribuindo para otimizar as cadeias de suprimento de materiais críticos na regi?o.

Mercado de Embalagem de CI 2,5D e 3D para Aceleradores de IA na EMEA e América do Sul

A participa??o de mercado da Europa permanece relativamente modesta; no entanto, a Lei Europeia de Chips no valor de 43 bilh?es de EUR (47 bilh?es de USD) está agora apoiando o desenvolvimento de linhas piloto de embalagem na Alemanha e na Fran?a. Em contraste, a América do Sul, o Oriente Médio e a ?frica est?o em atraso, mas buscam ativamente parcerias com OSATs para apoiar a produ??o de chips automotivos e industriais. Iniciativas iniciais, como a Ceitec do Brasil e os empreendimentos apoiados pela Mubadala nos Emirados ?rabes Unidos, est?o avan?ando, embora a capacidade de fabrica??o de interposers em larga escala deva permanecer concentrada na ?sia e na América do Norte até 2031.