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Markttrends und Einblicke

Explosionsartig steigende Trainingsrechenanforderungen bei Foundation-Modellen

Trainingsl?ufe überschreiten mittlerweile 10?? Gleitkommaoperationen – das Hundertfache des Referenzwerts von 2020. OpenAI ben?tigte 25.000 NVIDIA-A100-GPUs für GPT-4, w?hrend Metas 405-Milliarden-Parameter-Modell Llama 3.1 mehr als 16.000 H100S verbrauchte.^{[1]Meta AI, "Einführung von Llama 3.1," ai.meta.com} Diese Cluster s?ttigen die HBM3E-Bandbreite, bevor die Tensor-Kerne die volle Auslastung erreichen, was Architekten dazu zwingt, 2.5D-Interposer wie CoWoS-L einzusetzen, die eine Die-zu-Die-Bandbreite von 10 TB/s bieten. Dual-Die-GPUs erm?glichen es Lieferanten zudem, teilweise fehlerhafte Tiles zu verwerten und so die Wafer-Wirtschaftlichkeit insgesamt zu verbessern. Da Forscher bis 2027 Modelle mit 10 Billionen Parametern anstreben, wird Packaging das wichtigste Instrument zur Erfüllung von Bandbreiten- und Stromversorgungsanforderungen bleiben.

Schnelle Erneuerungszyklen für KI-Beschleuniger in Cloud-Rechenzentren

Hyperscaler verkürzen die Erneuerungsintervalle für Beschleuniger von zwei Jahren auf ein Jahr. Microsoft rollte Maia 200 Ende 2025 in Azure aus, Google begann 2025 mit der Serienlieferung von TPU v8, und AWS führte Trainium 2 im Jahr 2024 ein. Jede SKU erfordert ein Packaging, das Logik-, Speicher- und Analog-I/O-Dies in einem einzigen Footprint kombiniert. Latenzempfindliche Inferenzvarianten bevorzugen zunehmend vertikales Stapeln, was Lieferanten in Richtung Hybrid-Bonding dr?ngt. Die Vorlaufzeiten für CoWoS-Linien betragen 6 bis 9 Monate, sodass langfristige Foundry-Allianzen für die Kapazit?tszuteilung entscheidend werden.

Roadmaps zur heterogenen Integration führender Halbleiterfabriken

Halbleiterfabriken vermarkten Packaging-Knoten nun neben Lithografie-Knoten. TSMC fasst CoWoS-S, CoWoS-L und CoWoS-R unter seinem 3DFabric-Dach zusammen und erh?ht seine Kapazit?t bis Ende 2026 auf 150.000 Wafer pro Monat. Intels Foveros Direct erreicht einen Bump-Pitch von 10 ?m mit Hybrid-Bonding, reduziert die Package-Dicke um 30 % und senkt die parasit?re Kapazit?t um 40 %. Samsungs I-Cube-Serie bietet modulare Varianten, die die Einstiegshürde für fabless Designer senken. Standardisierte UCIe-2.0-Verbindungen erm?glichen es Designern nun, Chiplets von mehreren Anbietern zu kombinieren, was eine breitere heterogene Integration katalysiert.

Staatliche F?rderung für den Ausbau der Advanced-Packaging-Kapazit?ten

Der CHIPS and Science Act der Vereinigten Staaten reservierte 1,6 Milliarden USD ausschlie?lich für Packaging und Substrate, wobei Absolics, Applied Materials und die Arizona State University zu den frühen Zuwendungsempf?ngern geh?ren. Japan verpflichtete sich zu 920 Milliarden JPY (6,3 Milliarden USD) für den Ausbau von TSMCs Standort in Kumamoto, und 厂ü诲办辞谤别补 legte ein Paket von 26 Billionen KRW (19,4 Milliarden USD) für Samsung und SK hynix auf. Diese Subventionen diversifizieren das geografische Risiko und verkürzen Lieferketten, versch?rfen jedoch auch lokale Talentkonkurrenzen.

Herausforderungen im Ausbeute-Management bei HBM-Stacks über 8 Lagen

SK hynix' 12-lagiges HBM3E bietet 36 GB pro Package, sieht sich jedoch Ausrichtungstoleranzen unter 1 ?m und einem Verzug von über 50 ?m beim Reflow gegenüber, was die Ausbeute auf den niedrigen 50-%-Bereich drückt.^{[2]SK hynix News, "Erstes 12-lagiges HBM3E der Branche," news.skhynix.com} Samsung plant, mit Hybrid-Bonding für HBM4 im Jahr 2026 gegenzusteuern, doch dieses Verfahren versch?rft die Oberfl?chenrauheitsspezifikationen auf Sub-Nanometer-Niveau und erh?ht die Partikelempfindlichkeit. TSMCs CoWoS-L-Ausbeuten erreichen bei 8-lagigen Stacks 70–80 %, fallen bei 12-lagigen Stacks jedoch unter 50 %, was die Kosten pro funktionsf?higem Package verdoppelt. Bis Rückseitige Stromversorgung und neue Underfill-Chemikalien ausgereift sind, werden gro?kapazitive Stacks kostenintensiv bleiben.

Begrenzte Lieferkettenbereitschaft für Sub-10-?m-Mikrobumps

Applied Materials' Endura-Kupfer-Barriere-Seed-System zielt auf einen Pitch von 5 ?m ab, wird jedoch in begrenzter Stückzahl mit 12-monatigen Vorlaufzeiten geliefert. Tokyo Electrons Telios-Lithografiewerkzeug und KLAs LS-9800-Inspektionsplattform haben achtstellige Preisschilder und neunmonatige Lieferfristen. Nur wenige OSATs k?nnen die Anschaffungen finanzieren, sodass TSMC, Samsung und Intel einen Vorsprung von 18 Monaten genie?en. Engp?sse verlangsamen den Hochlauf des Hybrid-Bondings und halten die CoWoS-Tagess?tze hoch, was Lieferanten der zweiten Reihe unter Druck setzt.

*Unsere Prognosen behandeln die Auswirkungen von Treibern und Einschr?nkungen als richtungsweisend und nicht additiv. Die Wirkungsprognosen berücksichtigen Basiswachstum, Mischungseffekte und Wechselwirkungen zwischen Variablen.

Segmentanalyse

2.5D-IC-Packaging machte im Jahr 2025 88 % des Umsatzes aus, unterstützt durch CoWoS-Lieferungen an NVIDIA-Blackwell-GPUs. Die Marktgr??e für 2.5D- und 3D-IC-Packaging im Bereich 2.5D-L?sungen wird durch Multi-Retikel-Silizium-Interposer verankert, die Logik-Tiles mit bis zu acht HBM-Stacks integrieren. Dennoch wird 3D-IC-Packaging voraussichtlich mit einem CAGR von 32,49 % wachsen, da vertikales Stapeln Signalwege um 90 % verkürzt und rückseitige Stromversorgung erm?glicht. Intels Meteor-Lake-Prozessoren zeigen durch PowerVia-f?higes Foveros Direct einen Energiegewinn von 20 %, und Samsungs X-Cube-Roadmap konkurriert mit dieser Leistung. In den n?chsten fünf Jahren werden KI-Inferenz am Edge und thermische Budgets unter 500 W Designer zu 3D-Topologien dr?ngen, die Footprint und Latenz minimieren.

Adoptionshürden bleiben bestehen. Die 3D-Montage erfordert Known-Good-Die-Tests auf jeder Ebene und engere Wafer-zu-Wafer-Ausrichtung, was den Durchsatz im Vergleich zum 2.5D-Interposer-Bonding verlangsamt. Ausbeute-Einbu?en bestehen bei Stacks mit mehr als 4 aktiven Logikschichten, doch Lieferanten optimieren gemeinsam Die-Design, Wafer-Ausdünnung und Thermokompressionsschritte, um die Linienproduktivit?t zu steigern. Wenn sich diese Schwierigkeiten l?sen, wird der 3D-Anteil am gesamten 2.5D- und 3D-IC-Packaging-Markt bis 2031 voraussichtlich verdoppelt sein, auch wenn 2.5D-Interposer für speicherbegrenzte Trainings-GPUs, die gro?e laterale Fl?chen ben?tigen, vorrangig bleiben.

CoWoS sicherte sich im Jahr 2025 einen Marktanteil von 69 %, angetrieben durch NVIDIA, AMD und mehrere kundenspezifische Chips von Hyperscalern. Der vom 2.5D- und 3D-IC-Packaging-Markt auf CoWoS entfallende Marktanteil spiegelt frühe Lernkurvenvorteile und die Front-End-Integration mit TSMCs 4-nm- und 3-nm-Knoten wider. Dennoch verzeichnen Intels EMIB- und Foveros-Linien einen CAGR von 32,89 %, unterstützt durch Gaudi 3, Ponte Vecchio und externe Foundry-Kunden. EMIB bettet eine Siliziumbrücke in ein organisches Laminat ein und senkt die Package-Kosten im Vergleich zu Vollfl?cheninterposern um 40 %. Foveros stapelt Dies bei einem Pitch von 10 ?m und reduziert die Latenz für Inferenz-Workloads, bei denen Reaktionszeiten im Millisekundenbereich entscheidend sind.

Samsungs I-Cube führt modulare H-Cube-, S-Cube- und X-Cube-Varianten ein und positioniert das koreanische Unternehmen als starke Alternative bei speicherzentrierten Designs. OSAT-Angebote wie Amkor SWIFT und ASE FOCoS zielen auf kostenempfindliche Edge-KI-M?rkte ab, bei denen Package-Dicke und Stücklistenkosten absolute Bandbreite überwiegen. Mit der Zeit wird die Plattformvielfalt es Designern erm?glichen, Interposer-, Bridge- und Fan-out-Modalit?ten zu kombinieren und die kostengünstigste Architektur auszuw?hlen, die den Workload-Anforderungen entspricht.

KI-Trainingsbeschleuniger machten im Jahr 2025 57 % des Umsatzes aus, da Hyperscaler Investitionen in Foundation-Modell-Cluster pumpten. CoWoS-L-Packages mit 10 TB/s Bandbreite sind nun Mindestanforderung für Modelle mit mehr als einer Billion Parametern. Inferenzbeschleuniger sind jedoch auf einen CAGR von 32,77 % ausgerichtet, angetrieben durch die Monetarisierung von ChatGPT-?hnlichen Diensten und den Aufstieg von Edge-Deployments in autonomen Fahrzeugen und industriellem IoT. Die Marktgr??e für 2.5D- und 3D-IC-Packaging im Bereich Inferenz wird sich ausweiten, da Leistungsbudgets schrumpfen und Latenzanforderungen steigen, was 3D-gestapelten Logik-Speicher-Designs einen Vorteil verschafft.

Hochleistungsrechner-Beschleuniger (HPC-Beschleuniger) nehmen zwar einen kleineren Marktanteil ein, dienen aber weiterhin als wichtige Innovationsplattformen. Produkte wie AMDs MI325X mit 256 GB HBM3E-Speicher auf einem 2.5D-Interposer und Intels Ponte Vecchio mit 47 Tiles veranschaulichen hybride Ans?tze, die Trainings-, Inferenz- und HPC-Designanforderungen integrieren. Diese Technologien erm?glichen einen gegenseitigen Ideenaustausch und Fortschritte über verschiedene Anwendungen hinweg. Darüber hinaus werden Erkenntnisse aus Bereichen wie W?rmemanagement und Ausbeute-Kontrolle segmentübergreifend geteilt, was Lern- und Entwicklungszyklen in der Branche erheblich beschleunigt.

Notiz: Segmentanteile aller Einzelsegmente sind nach dem Berichtskauf verfügbar

Hyperscaler und Cloud-Anbieter besa?en im Jahr 2025 73 % der Nachfrage, dank vertikaler Integration und tiefen Taschen, die langfristige CoWoS-Kapazit?tszuteilungen sichern. Der Markt für 2.5D- und 3D-IC-Packaging ist nach wie vor kapazit?tsbeschr?nkt; TSMCs Linien sind bis 2026 ausgebucht, sodass kleinere Kunden um Kapazit?tsslots k?mpfen. Dennoch wird die KI-Infrastruktur für Unternehmen voraussichtlich einen CAGR von 32,91 % verzeichnen, da Datensouver?nit?tsregeln und Gesamtbetriebskosten-Berechnungen Private-Cloud- und On-Premise-Deployments begünstigen. Dell und Hewlett-Packard Enterprise bündeln nun flüssigkeitsgekühlte MI300- und H100-Knoten und senken so die Adoptionshürden für K?ufer au?erhalb der Hyperscaler-Kategorie.

Forschungsinstitute und staatliche HPC-Zentren tragen zur Diversifizierung der Hochleistungsrechner-Landschaft bei, obwohl ihre Beschaffungszyklen in der Regel l?nger sind als in anderen Sektoren. Bemerkenswerte Beispiele sind Frontier am Oak Ridge National Laboratory und Aurora am Argonne National Laboratory, die beide 2.5D-gepackte GPUs nutzen, um Exascale-Rechenkapazit?ten zu erreichen. Diese Systeme dienen als wichtige Benchmarks für staatlich gef?rderte Initiativen im Bereich künstliche Intelligenz (KI) weltweit und zeigen das Potenzial fortschrittlicher HPC-Technologien auf, Innovationen voranzutreiben und gro? angelegte Rechenanforderungen zu unterstützen.

Geografische Analyse

APAC-Markt für 2,5D- und 3D-IC-Packaging für KI-Beschleuniger

Der asiatisch-pazifische Raum erzielte 65 % des Umsatzes im Jahr 2025, angetrieben durch Taiwans Dominanz in der CoWoS-Technologie und 厂ü诲办辞谤别补s Führungsposition bei der HBM-Produktion. TSMC investiert bis 2026 zwischen 52 Milliarden USD und 56 Milliarden USD in Investitionsausgaben und plant, eine Produktionskapazit?t von 150.000 CoWoS-Wafern pro Monat zu erreichen. Unterdessen hat Samsung einen Rekord-Investitionsplan von 73 Milliarden USD für 2026 angekündigt, wobei ein erheblicher Anteil für Produktionslinien für hybridgebundenes HBM4 vorgesehen ist. Darüber hinaus hat Japan eine Subvention in H?he von 920 Milliarden JPY (6,3 Milliarden USD) für TSMCs Standort in Kumamoto bereitgestellt, wodurch ein zweites wichtiges Zentrum in Asien entsteht und die Abh?ngigkeit von einem einzigen geografischen Standort verringert wird.

Nordamerika-Markt für 2,5D- und 3D-IC-Packaging für KI-Beschleuniger

Nordamerika wird voraussichtlich die am schnellsten wachsende Region sein, mit einer durchschnittlichen j?hrlichen Wachstumsrate (CAGR) von 33,09 %. Dieses Wachstum wird durch 1,6 Milliarden USD an Packaging-F?rdermitteln aus dem CHIPS Act sowie durch Intels Fertigungskomplex in Ohio angetrieben, der Front-End-Lithografie mit fortschrittlichen Back-End-Technologien wie Foveros und EMIB integriert.^{[3]Intel, "Ohio Leading-Edge Chip Factories," intel.com} Darüber hinaus tragen das neue Forschungszentrum von Applied Materials in Sunnyvale, Kalifornien, sowie die Glassubstrat-Fertigungsanlage von Absolics in Georgia dazu bei, die Lieferketten für kritische Materialien innerhalb der Region zu optimieren.

EMEA- und 厂ü诲补尘别谤颈办补-Markt für 2,5D- und 3D-IC-Packaging für KI-Beschleuniger

Der Marktanteil Europas bleibt vergleichsweise gering; der Europ?ische Chips Act mit einem Volumen von 43 Milliarden EUR (47 Milliarden USD) unterstützt jedoch inzwischen die Entwicklung von Pilot-Packaging-Linien in Deutschland und Frankreich. Im Gegensatz dazu hinken 厂ü诲补尘别谤颈办补, der Nahe Osten und Afrika hinterher, verfolgen jedoch aktiv OSAT-Partnerschaften zur Unterstützung der Produktion von Automobil- und Industriechips. Frühe Initiativen wie Brasiliens Ceitec und die von Mubadala unterstützten Vorhaben der VAE machen Fortschritte, obwohl die gro?technische Interposer-Fertigungskapazit?t voraussichtlich bis 2031 auf Asien und Nordamerika konzentriert bleiben wird.