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Tendências e Perspectivas do Mercado Global de Via de Silício Atravessado (TSV) para GPU e Aceleradores de IA

Ado??o Generalizada de HBM3 e Vers?es Superiores em GPUs de IA

O HBM3E e o HBM4 est?o elevando as metas de densidade de TSV para mais de 100.000 vias por pacote, o que redefine as estruturas de custo de empacotamento e as janelas de processo. A SK hynix validou amostras de HBM4 de 12 camadas com largura de banda superior a 2 Tbit/s e planeja a produ??o em massa no final de 2025. A GPU Rubin da NVIDIA, divulgada em 2026, integra 288 GB de HBM4 e depende de pilhas de 16 camadas que ainda se encaixam nos limites de altura z dos servidores existentes, pois a Samsung demonstrou um pacote TSV 3D de 12 camadas que mantém o perfil de 720 ?m do HBM2 legado de 8 camadas. Os fornecedores de memória est?o agora terceirizando a lógica do die base para fundi??es lógicas de ponta, aumentando as toler?ncias de alinhamento de TSV e os requisitos de liga??o cobre a cobre. Essas mudan?as est?o escalando rapidamente o mercado de Through-Silicon Via para GPU e aceleradores de IA, à medida que os fornecedores correm para entregar vias confiáveis de alta raz?o de aspecto.

Crescimento de Projetos de GPU Baseados em Chiplet que Requerem Interposers Avan?ados

A desagrega??o de GPUs monolíticas em chiplets melhora o rendimento dos dies e acelera as atualiza??es de produtos. O MI300A da AMD combina tiles de computa??o de 5 nm, tiles de E/S de 6 nm e HBM3 em um único interposer CoWoS-S e oferece mais de 5 TB/s de largura de banda de memória. A Intel avan?ou para um passo de liga??o híbrida abaixo de 10 ?m com o Foveros Direct, permitindo reguladores de tens?o e camadas lógicas empilhados verticalmente. O padr?o Universal Chiplet Interconnect Express, co-liderado pela Samsung, publicou um PHY aberto de die a die em 2024, tornando o acesso ao interposer menos proprietário. Esses avan?os expandem a demanda por grandes interposers de silício, impulsionando o mercado de Through-Silicon Via para GPU e aceleradores de IA.

Aumento dos Investimentos de Capital em Instala??es de Empacotamento 2,5D e 3D

Fundi??es e OSATs destinaram mais de 20 bilh?es de USD para empacotamento avan?ado entre 2024 e 2026. A TSMC está comprometida com um plano de expans?o nos Estados Unidos de 165 bilh?es de USD que reserva capacidade para linhas CoWoS no Arizona. A Amkor está construindo uma instala??o de 7 bilh?es de USD em Peoria para fornecer servi?os turnkey de 2,5D e 3D. A Samsung e a Tokyo Electron também aumentaram o capex para equipamentos de liga??o híbrida e de liga??o. O influxo de capital assegura o crescimento de longo prazo do mercado de Through-Silicon Via para GPU e aceleradores de IA.

Incentivos Governamentais para Cadeias de Suprimentos Domésticas de Semicondutores

O financiamento público está catalisando a constru??o de instala??es de empacotamento fora da ?sia. A Lei CHIPS e Ciência dos EUA destinou 39 bilh?es de USD em subsídios, incluindo um programa dedicado de empacotamento avan?ado.^{[1]Departamento de Comércio dos EUA, "CHIPS para a América," CHIPS.GOV} A Intel garantiu 8,5 bilh?es de USD para expandir as fábricas do Ohio e do Arizona com linhas de empacotamento 3D. A Lei Europeia de Chips reservou 43 bilh?es de EUR (48,6 bilh?es de USD) para objetivos semelhantes. Tais incentivos subsidiam hubs regionais, diversificando a presen?a do mercado de Through-Silicon Via para GPU e aceleradores de IA.

Desafios de Rendimento na Fabrica??o de TSV de Alta Densidade

As raz?es de aspecto de TSV agora excedem 10:1 com di?metros abaixo de 5 ?m, sobrecarregando as etapas de grava??o, preenchimento e revela??o. Pesquisas do IEEE mostraram que o estresse induzido por TSV desloca os limiares dos transistores, for?ando o uso de zonas de exclus?o que corroem a área de silício.^{[2]IEEE, "Efeitos de Estresse Induzidos por TSV," IEEE.ORG} A detec??o de vazios em linha da Chipmetrics identificou falhas latentes causadas por vazios de cobre após ciclagem térmica. A Applied Materials lan?ou um módulo de revela??o de TSV por plasma úmido que remove resíduos dielétricos sem danos ao cobre para aumentar os rendimentos no curto prazo. Até que tais corre??es amadure?am, a produ??o de dispositivos do mercado de Through-Silicon Via para GPU e aceleradores de IA permanece limitada pela densidade de defeitos.

Limita??es de Gest?o Térmica em Módulos de GPU Empilhados

A integra??o de dies lógicos com >500 W com HBM de 12 camadas gera fluxos de calor superiores a 200 W/cm?. A modelagem do Imec identificou uma diferen?a de temperatura de 15-20 °C entre as camadas de DRAM superior e inferior, levando ao estrangulamento da memória. As proje??es indicam que a potência do soquete pode atingir 1.000 W até 2027, exercendo press?o significativa sobre os sistemas existentes de resfriamento a ar e a líquido de fase única. Embora os avan?os em materiais, como a moldagem MR-MUF da SK hynix, ajudem a reduzir a deforma??o, eles n?o conseguem abordar os caminhos térmicos verticais. As limita??es de resfriamento restringem as melhorias na frequência de opera??o, limitando o mercado de Through-Silicon Via para GPU e aceleradores de IA até que placas frias integradas ao pacote e solu??es de resfriamento bifásico se tornem viáveis.

*Nossas previs?es tratam os impactos dos impulsionadores e restri??es como direcionais, e n?o aditivos. As previs?es de impacto refletem o crescimento de base, os efeitos de composi??o e as intera??es entre variáveis.

Análise de Segmentos

Por Arquitetura: Interposers Dominam Enquanto a Liga??o Híbrida Escala

O segmento de interposer TSV 2,5D detinha 68% da participa??o do mercado de Through-Silicon Via para GPU e aceleradores de IA em 2025, impulsionado por regras de design maduras e ecossistemas de substrato estabelecidos. O CoWoS-S da TSMC suporta interposers que se aproximam de 2.700 mm?, acomodando múltiplos chiplets de GPU e oito ou mais cubos de HBM em um único substrato. O I-CubeE da Samsung combina pontes de silício com camadas de redistribui??o fan-out para reduzir o custo de interposers de grande área. Essas rotas comprovadas garantem alta velocidade de tape-out e rendimento previsível, sustentando a escala do segmento no mercado de Through-Silicon Via para GPU e aceleradores de IA durante os primeiros anos de previs?o. 

O empilhamento de dies 3D, embora represente apenas 32% do valor de 2025, está crescendo a um CAGR de 23,56% à medida que a liga??o híbrida de cobre permite um passo vertical abaixo de 4 ?m. O Foveros Direct da Intel e o X-Cube da Samsung visam juntas de cobre a cobre de passo fino que reduzem as parasitas das vias e encurtam os caminhos entre lógicas. O SoIC da TSMC promete um passo abaixo de 1 ?m, útil para pilhas de SRAM sobre lógica em GPUs futuras. ? medida que os rendimentos dos equipamentos melhoram, espera-se que a rota 3D capture participa??o incremental no mercado de Through-Silicon Via para o mercado de GPU e aceleradores de IA, vinculada a tecidos de memória de largura de banda ultralarga.

Por Aplica??o: HBM Lidera, GPUs Baseadas em Chiplet Aceleram

As pilhas de HBM representaram 58% do gasto total em 2025, impulsionadas pela ado??o generalizada de memória de alta largura de banda em aceleradores de IA de alto nível. Cada um desses aceleradores incorpora pelo menos seis cubos de HBM3E, destacando o papel crítico da tecnologia HBM no avan?o do desempenho da IA. O aumento do HBM3E de 8 Gb/s por pino da Micron foi fundamental para apoiar os lan?amentos do NVIDIA H200 e do AMD MI300X, dois dos aceleradores de IA mais proeminentes do mercado.^{[3]Micron, "HBM3E," MICRON.COM} Além disso, os avan?os na densidade de TSV (Through-Silicon Via) permitiram à Samsung entregar pacotes de 12 camadas mantendo a altura legada de 720 ?m. Essa inova??o garante que os projetistas de sistemas possam continuar operando dentro dos envelopes térmicos existentes, evitando a necessidade de redesenhos significativos.

As arquiteturas de GPU baseadas em chiplet, embora contribuindo com apenas 17% da receita em 2025, devem crescer a um CAGR impressionante de 23,78% até 2031. O MI300A da AMD é um exemplo primordial de escalonamento eficiente em custo por meio de tiles de computa??o, demonstrando o potencial da tecnologia chiplet para otimizar desempenho e custo. Da mesma forma, o Ponte Vecchio da Intel, que integra mais de 40 tiles, demonstra o grau extremo de desagrega??o possibilitado pelos projetos baseados em chiplet. A ado??o de dies menores n?o apenas melhora o rendimento, mas também oferece maior flexibilidade no processo de mistura de nós. Essas vantagens est?o impulsionando o aumento da ado??o por clientes, expandindo significativamente o tamanho do mercado para a tecnologia Through-Silicon Via em GPU e aceleradores de IA, particularmente em aplica??es envolvendo GPUs baseadas em chiplet.

Análise Geográfica

A ?蝉颈补-笔补肠í蹿颈肠辞 dominou o mercado de Through-Silicon Via para GPU e aceleradores de IA em 2025 com uma participa??o de receita de 62%, impulsionada pela fabrica??o em cluster, empacotamento avan?ado e produ??o de HBM da TSMC, Samsung e SK Hynix em Taiwan e na Coreia do Sul. O centro de P&D da TSMC em Kumamoto, no Jap?o, co-localiza parceiros de substrato e materiais, apertando os ciclos de fornecimento para atualiza??es do roteiro CoWoS. A Tokyo Electron escalou os gastos com P&D em 2025 para 250,0 bilh?es de JPY (1,61 bilh?o de USD) para acelerar o lan?amento de equipamentos de liga??o e refor?ar o ecossistema regional. Os ventos contrários dos controles de exporta??o limitam a capacidade da China de garantir litografia avan?ada, restringindo a capacidade doméstica de TSV e limitando sua participa??o local no mercado de Through-Silicon Via para GPU e aceleradores de IA.

O CAGR previsto de 24,15% da América do Norte é impulsionado pela demanda de hiperescaladores e subsídios governamentais. O campus multifábrica da TSMC no Arizona reserva linhas CoWoS para clientes de GPU dos EUA, enquanto a planta da Amkor em Peoria traz uma alternativa de OSAT para o território nacional. As expans?es da Intel no Ohio e no Arizona, apoiadas pela Lei CHIPS, prometem volumes de empacotamento 3D cativos e comerciais. Os crescentes investimentos em infraestrutura de data center nos EUA, com aceleradores de IA emergindo como a categoria de gasto de crescimento mais rápido, est?o amplificando ainda mais a demanda doméstica.

A Europa captura uma participa??o modesta, mas crescente, gra?as ao fundo da Lei Europeia de Chips de 43 bilh?es de EUR (aproximadamente 46,44 bilh?es de USD), que financia linhas piloto para liga??o em nível de wafer e interposers RDL.^{[4]Comiss?o Europeia, "Lei Europeia de Chips," EUROPA.EU} A STMicroelectronics, a GlobalFoundries e o IMEC colaboram em linhas de teste de integra??o heterogênea, mas a ausência de um fornecimento local de HBM continua a empurrar os projetistas europeus de GPU para fornecedores asiáticos de memória. A América do Sul, o Oriente 惭é诲颈辞 e a ?frica permanecem marginais, hospedando apenas opera??es de back-end legadas sem capacidade de TSV.