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Tendências e Insights de Mercado

Prolifera??o Rápida de Cargas de Trabalho de IA Generativa

Os modelos de fronteira agora excedem um trilh?o de par?metros e exigem largura de banda de memória acima de 20 TB/s, um limiar atingível apenas com interposers de silício de grande área. A arquitetura Blackwell da NVIDIA é enviada em volume durante 2026 com oito pilhas HBM3E fornecendo 18 TB/s, for?ando as dimens?es dos pacotes a ultrapassar 3.500 mm?. A mudan?a de implanta??es centradas em treinamento para implanta??es dominadas por inferência prioriza a capacidade de memória e a latência em detrimento da densidade de computa??o pura, como ilustrado pelo Maia 100 da Microsoft e o TPU v5p do Google, ambos lan?ados em 2025. O silício personalizado dos hyperscalers está fragmentando o mercado de interposer de silício para GPU e HPC, porque cada acelerador proprietário requer sua própria aloca??o de CoWoS, mantendo a demanda elevada mesmo que o crescimento unitário de GPU se modere. Consequentemente, os fornecedores de interposers desfrutam de visibilidade de vários anos, mas devem equilibrar designs personalizados de pequenos lotes, o que complica a utiliza??o das linhas.^{[1]NVIDIA Corp., "NVIDIA Blackwell Platform Arrives to Power a New Era of Computing," NVIDIA Newsroom, nvidianews.nvidia.com}

Aumento no Número de Pilhas HBM por Pacote de GPU

A integra??o de HBM dobrou de quatro pilhas em 2022 para oito em 2025, com roteiros de 12 pilhas previstos para 2028. Cada pilha adicional multiplica a densidade de TSV e amplifica os gradientes térmicos em tamanhos de die superiores a 2.000 mm?. O CoWoS-L da TSMC, introduzido em 2024, particiona as zonas de lógica e memória para permitir layouts de 12 pilhas sem ultrapassar os envelopes térmicos de 400 W, enquanto a SK Hynix iniciou remessas em volume de HBM3E de 12 camadas em 2025. Os gargalos do lado da memória permanecem agudos, pois três fornecedores ainda controlam 95% da capacidade de HBM, criando efeitos cascata que se propagam para o planejamento de wafers de interposer.

Transi??o para Arquiteturas de GPU Baseadas em Chiplets

A desagrega??o de dies monolíticos reduz custos e aumenta o rendimento, uma estratégia pioneira do MI300 da AMD em 2024, que combinou chiplets de computa??o de 5 nm com dies de E/S de 6 nm em um interposer compartilhado e reduziu as contas de fabrica??o em até 40%. O Ponte Vecchio de 47 blocos da Intel mostrou que a abordagem escala, mas a decis?o da Intel de adiar o Falcon Shores em favor do Jaguar Shores em escala de rack sublinha os limites práticos dos pacotes. Os esquemas de chiplets exigem interposers que suportem links die-a-die de vários terabits com latência abaixo de nanossegundos, acelerando a ado??o de padr?es abertos como o UCIe 2.0. A flexibilidade tem um custo de planejamento: as fundi??es devem reservar vários tamanhos de die, sobrecarregando a capacidade de fotomáscaras e desacelerando a economia de aumento de produ??o.

Ado??o Generalizada de Pacotes 2,5D em ASICs de Rede

A migra??o para Ethernet de 800 G e 1,6 T gerou ASICs de rede que incorporam uma dúzia de pilhas HBM ao lado da lógica de comuta??o. O Tomahawk 6 da Broadcom, enviado em 2026, consolida 102,4 Tb/s de comuta??o em um interposer com mais de 6.000 mm?, reduzindo a potência por bit em uma ordem de magnitude em compara??o com substratos org?nicos. O Teralynx 11 da Marvell emprega nós de processo de 2 nm e E/S bidirecional 3D a 6,4 Gb/s, visando tecidos sem bloqueio para mega-clusters de GPU. Como os ciclos de atualiza??o de rede ocorrem em cadências de três a cinco anos independentemente dos booms de IA, a demanda por interposers neste segmento traz estabilidade bem-vinda para as casas de montagem e teste de semicondutores terceirizados (OSAT).

Capacidade Limitada de Fundi??o para Interposers ≥65 K mm?

Apenas três fornecedores, TSMC, Samsung e Intel, podem atualmente processar interposers que excedem tamanhos de retículo de 65.000 mm?. A TSMC domina com aproximadamente 70% da fabrica??o de CoWoS instalada, mas mesmo após aumentar para 150.000 inícios de wafer por mês no final de 2026, apenas a NVIDIA absorverá mais da metade dessa produ??o. A litografia de múltiplos disparos desacelera cada ferramenta para apenas 40 wafers por dia, e os gravadores de TSV enfrentam prazos de entrega de 18 meses. A terceiriza??o da montagem final para ASE Technology e Amkor Technology melhora o rendimento, mas introduz risco de rendimento nos pontos de transferência, prolongando a escassez até pelo menos 2027.

Altos Custos de Substrato de Acumula??o Compensando as Economias do Interposer

A escassez de fibra de vidro e a mudan?a para materiais de baixíssima perda para sinaliza??o de 112 Gb/s elevaram os pre?os de substratos avan?ados de CI em 30-40% desde 2024. As líderes Unimicron Technology e Ibiden aumentaram os pre?os duas vezes em 2025 e sinalizaram novos aumentos para 2026. Como resultado, um pacote CoWoS completo agora custa entre 800 e 1.200 USD, em compara??o com 400-600 USD dois anos atrás, corroendo as economias esperadas da desagrega??o de dies. Aceleradores corporativos com pre?os entre 10.000 e 15.000 USD consideram essa infla??o de materiais mais difícil de absorver do que produtos de hyperscale vendidos acima de 30.000 USD, comprimindo as margens dos OSATs e incentivando a explora??o de alternativas de fan-out sem substrato.

*Nossas previs?es tratam os impactos dos impulsionadores e restri??es como direcionais, e n?o aditivos. As previs?es de impacto refletem o crescimento de base, os efeitos de composi??o e as intera??es entre variáveis.

Análise de Segmentos

Os interposers de silício passivo responderam por 82% do mercado de interposer de silício para GPU e HPC em 2025, refletindo controle de processo maduro, altos rendimentos de TSV e uma clara vantagem de custo para pacotes focados em roteamento de sinal e integra??o de HBM. O mercado de interposer de silício para GPU e HPC para designs passivos foi de 1,90 bilh?o de USD em 2025 e continua a se expandir à medida que os clusters de hyperscale adotam dimens?es cada vez maiores. No entanto, os limites térmicos e de distribui??o de energia de camadas puramente passivas est?o levando os designers a incorporar reguladores localizados, retimers e circuitos de monitoramento diretamente no plano do interposer.

As variantes ativas, portanto, registram um CAGR robusto de 26,98% até 2031, subindo de uma base modesta de 0,42 bilho de USD em 2025. O EMIB da Intel mostra como as pontes de silício localizadas podem reduzir os custos de materiais em até 50% para layouts de dies pequenos, enquanto o SoIC da TSMC une blocos de lógica empilhados em pitches abaixo de 1 ?m. ? medida que as contagens de memória aumentam, as grades de distribui??o de energia ativas reduzem a queda de tens?o, permitindo frequências de clock mais altas e gerando ganhos de eficiência que superam sua complexidade de design. Os analistas esperam que as solu??es ativas conquistem 25-30% da participa??o do mercado de interposer de silício para GPU e HPC até 2031.

Os aceleradores de IA e aprendizado de máquina reivindicaram 48% da receita em 2025, traduzindo-se em um tamanho de mercado de interposer de silício para GPU e HPC de 1,11 bilh?o de USD. Seu CAGR de 27,38% reflete a mudan?a para motores de inferência centrados em memória, como o NVIDIA Rubin, que integra 288 GB de HBM4 e exige mais de 4.000 mm? de área de interposer. O HPC científico permanece o segundo maior comprador, impulsionado por aquisi??es de exascale nos Estados Unidos, Jap?o e Europa, mas sua curva de crescimento é mais suave porque os ciclos de compra dependem de or?amentos governamentais plurianuais.

Os ASICs de rede s?o o ponto brilhante emergente. Embora representem um gasto absoluto menor hoje, o silício de comuta??o para Ethernet de 800 G e 1,6 T requer 10 vezes a eficiência energética das plataformas de 2023, e apenas os interposers de silício 2,5D atendem às metas de imped?ncia e densidade.^{[2]TSMC, "TSMC 2.5-D and 3-D IC Technologies," tsmc.com} Consequentemente, os projetos de rede contribuem com uma parcela desproporcional da carga incremental de wafers nos OSATs, proporcionando diversifica??o contra oscila??es na demanda de GPU. Ao longo do período de previs?o, os analistas esperam que os ASICs de rede reduzam a diferen?a à medida que os operadores de hyperscale renovam suas camadas de tecido a cada 3 a 5 anos.

Os provedores de servi?os em nuvem responderam por 72% do volume em 2025, gra?as aos investimentos bilionários em IA da Microsoft, Google, Meta e Amazon. Seu compromisso agregado de 315 bilh?es de USD nos exercícios fiscais de 2025-2026 sustenta contratos de longo prazo que reservam o tempo de linha de interposer bem antes do tape-out. Mesmo assim, os data centers corporativos est?o crescendo mais rapidamente, avan?ando a um CAGR de 27,43% à medida que bancos, grupos de saúde e empresas industriais constroem pilhas de LLM soberanas para cumprir os mandatos de privacidade.

Essa bifurca??o for?a os fornecedores de empacotamento a equilibrar dois envelopes de design divergentes. Os módulos de hyperscale visam racks resfriados a líquido com 1.000 GPUs que excedem 700 W por dispositivo, enquanto as empresas limitam as placas resfriadas a ar abaixo de 400 W e monitoram de perto os custos da lista de materiais. Consequentemente, os OSATs devem amortizar suas linhas de CoWoS de vários bilh?es de dólares em execu??es corporativas de maior volume e menor margem, enquanto preservam as faixas premium para os hyperscalers.

Análise Geográfica

Mercado de Interpositor de Silício para GPU e HPC na APAC

A ?蝉颈补-笔补肠í蹿颈肠辞 manteve uma participa??o dominante de 65% no mercado de interpositor de silício para GPU e HPC em 2025, ancorada pelos hubs CoWoS da TSMC em Zhunan e Longtan e pelas linhas I-Cube da Samsung Electronics Co., Ltd. em Hwaseong e Pyeongtaek. Taiwan sozinha representa aproximadamente metade da produ??o mundial de interpositores, e tanto as fábricas taiwanesas quanto as sul-coreanas se beneficiam do agrupamento estreito de fornecedores de substratos, máscaras e produtos químicos. OSATs chineses como a JCET Group Co., Ltd. possuem ferramentas avan?adas de fan-out, mas enfrentam controles de exporta??o dos EUA que impedem o acesso a ferramentas de TSV de ponta, limitando os pacotes domésticos a designs legados que n?o podem hospedar HBM4.

Mercado de Interpositor de Silício para GPU e HPC na América do Norte

A América do Norte é o mercado regional de crescimento mais rápido, com proje??o de crescimento a um CAGR de 27,58% até 2031. Os incentivos da Lei CHIPS, totalizando 39 bilh?es de USD, aceleraram a constru??o de novas fábricas e plantas de embalagem. O subsídio de 8,5 bilh?es de USD mais o empréstimo de 11 bilh?es de USD concedidos à Intel Corporation apoia as instala??es no Arizona e em Ohio, que produzir?o montagens EMIB e Foveros, enquanto a fábrica da TSMC no Arizona, apoiada por 6,6 bilh?es de USD em financiamento federal, adiciona capacidade CoWoS em 2027.^{[3]Departamento de Comércio dos EUA, "Administra??o Biden-Harris Anuncia Termos Preliminares com a TSMC Arizona," commerce.gov} A Amkor Technology, Inc. está investindo 7 bilh?es de USD em um campus no Arizona com meta de produ??o para 2027, mas a base de custos da América do Norte permanece de 30 a 40% acima da ?蝉颈补-笔补肠í蹿颈肠辞, limitando a ado??o entre empresas sensíveis a custos.

Mercado de Interpositor de Silício para GPU e HPC na EMEA e América do Sul

A Europa captura uma fatia de dígito único médio, limitada pela escassa capacidade de fundi??o e mínima expertise em embalagem além de substratos de alta qualidade. A Lei Europeia de Chips direciona 43 bilh?es de EUR (aproximadamente 46,4 bilh?es de USD) para fábricas de lógica em vez de linhas de montagem 2,5-D, deixando a regi?o dependente de importa??es para dispositivos centrados em HBM. A América do Sul, o Oriente 惭é诲颈辞 e a ?frica juntos respondem por menos de 2% da demanda, mas os crescentes programas soberanos de inteligência artificial poderiam impulsionar a constru??o de centros de dados regionais que, por sua vez, atrair?o embalagens localizadas na segunda metade da década.